دانلود تحقیق با موضوع کارت گرافیک دو پردازنده ای گیگابایت

تحقیق با موضوع کارت گرافیک دو پردازنده ای گیگابایت تحقیق با موضوع کارت گرافیک دو پردازنده ای گیگابایت 57صفحه قالب ورد قابل ویرایش

دسته بندی	کامپیوتر و IT
فرمت فایل	doc
حجم فایل	39 کیلو بایت
تعداد صفحات فایل	57

توضیحات:

تحقیق با موضوع کارت گرافیک دو پردازنده ای گیگابایت 

57صفحه  قالب ورد قابل ویرایش

تحقیق با موضوع کارت گرافیک دو پردازنده ای گیگابایت

 57صفحه  قالب ورد قابل ویرایش

بخشی ازمتن:

مدت ها از معرفی تکنولوژی SLI  شرکت NVIDIA  میگذرد این تکنولوژی امکان استفاده همزمان از دو کارت گرافیک بر روی یک مادربرد را فراهم میسازد . کارت گرافیک هایی که از SLI  پشتیبانی میکنند بر پایه دو پردازنده گرافیکی Geforce 6800  و Geforce 6600  طراحی شده اند . در ابتدای معرفی این تکنولوژی فقدان مادربردهایی که دو درگاه PCI Express X16  را برای سوار کردن دو کارت گرافیک ارائه کنند موجب سرد شدن بازار و کم شدن استقبال کاربران از SLI  شد , پس از اینکه مادربردهای مذکور در حد معقول در بازار توزیع شد بازهم هزینه بالای مادربرد و دو کارت گرافیک کاملا شبیه به هم مانع از آن شده تا SLI جایگاه واقعی خود را بدست آورد . 

اگر دو کارت گرافیک برای یک سیستم بسیار گران تمام شود یا به اندازه هزینه, افزایش کارایی را به ارمغان نیاورد کارت جدید گیگابایت شاید ارزش نگاهی متفاوت با آنچه تا کنون توسط SLI  دیده ایم را داشته باشد . این کارت گرافیک با نام 3D1  با استفاده از تکنولوژی SLI  دو GPU  (پردازنده گرافیکی)را بر روی یک کارت گرافیک ارائه میکند , بدین گونه پردازش داده های تصویری میان این دو GPU  با توابع تکنولوژی SLI  تقسیم شده و کارایی کارت را به طور چشمگیری بالا خواهد برد . 

فهرست برخی ازمطالب:

کارت گرافیک دو پردازنده ای گیگابایت 

مهمترین ویژگی های 13D  عبارتند از :

اساس کار پرینتر لیزر

آشنایی با USB

سوکت نوع A

سوکت نوع B

(UPS (Uninterruptible Power Supplies

سنترینو چیست؟

نتیجه

اسمبل

دانلود پاورپوینت بررسی و ارزیابی پردازنده های چند هسته ای

پاورپوینت بررسی و ارزیابی پردازنده های چند هسته ای دانلود پاورپوینت بررسی و ارزیابی پردازنده های چند هسته ای بررسی بررسی و ارزیابی پردازنده های چند هسته ای پاورپوینت جامع و کامل بررسی و ارزیابی پردازنده های چند هسته ای کاملترین پاورپوینت بررسی و ارزیابی پردازنده های چند هسته ای پکیج پاورپوینت بررسی و ارزیابی پردازنده های چند هسته ای مقاله بررسی و ارزیابی پردازنده های چند هسته ای

دسته بندی	پاورپوینت
فرمت فایل	ppt
حجم فایل	1107 کیلو بایت
تعداد صفحات فایل	24

نوع فایل: پاورپوینت (قابل ویرایش)

 قسمتی از متن پاورپوینت :

تعداد اسلاید : 24 صفحه

1 پاورپوینت بررسی و ارزیابی پردازنده های چند هسته ای 2 چرا CPUهای چند هسته ای ؟ 1 . تقسیم بار سیستم
2 . زیاد شدن توان عملیاتی ( Throughput)
3 . اجرای بهتر برنامه های سنگین(برنامه هایی با چند Thread)
4 . به بن بست رسیدن روش بالا بردن فرکانس کاری پردازنده های تک هسته ای
5 . وجود کش L1 و L2 بصورت جدا گانه برای هر هسته
6 . صرفه جویی در هزینه ها
7 . تحمل پذیری در برابر خطا (Fault-Toleraut) 3 پردازنده های چند هسته ای متقارن و نا متقارن 1 . چند هسته ای نا متقارن
ASMP ( ASymmetric Multi Processing )


2 . چند هسته ای متقارن
SMP ( Symmetric Multi Processing ) 4 مزایای پردازنده های چند هسته ای متقارن نسبت به نا متـقـارن 1 . متعادل شدن بار روی هسته ها

2 . قابل حمل بودن سیستم عامل

3 . عدم خرابی کل سیستم 5 اولین CPU دو هسته ایAMD Athlon 64 X2 این پردازنده بر پایه ی پردازنده ی تک هسته ای َAthlon 64 بدلیل وجود :

1 . رابط Hyper Transport و کنترل کننده های آن
2 . کنترل کننده حافظه

روی Chip پردازنده Athlon 64 ساخته شد .

6 مشخصات Athlon 64 X2 رابط Hyper Transport ( رابط بین دو هسته ) 1GHz to 1.8 GHz
رابط North Bridge ( رابط بین CPU و Cache)
کنترل کننده حافظه
تکنولوژی ساخت 90nm
ولتاژ کاری 1.35v to 1.40v
گرمای خروجی کمی بیش از 110 Watt
توان مصرفی (TDP) 89 Watt
وجود Cache L1 & L2 جداگانه برای هر هسته
L1:128 KB
L2: 512 KB to 1.00MB
رابط 32 بایتی (Advanced Transfer Cache) ATC
7 دو برتری سری پردازنده های Athlon 64 X2
1 . Crossbar Swich


2 . امکان استفاده از سوکت 939 / 940

8 Performance کارایی
Performance= (frequency)*(instruction per clock)



SIMD ( SSE 1,2,3,..)
(1996 Pentium)
9 انرژی مصرفی TDP

نوت بوکها و موبایلها


Power=(Dynamic Capacitance)*(Voltage*Voltage)*Frequency


10 Cache حافظه ی پنهان L1  L2  L3  RAM

Cache  High Speed Static RAM(SRAM)

RAM  Dynamic RAM (DRAM)

دسترسی سریع و هوشمند به اطلاعات در پردازنده های Intel 11 Standard Processor Over –Clocked 20%
2. Standard Processor
3. Two Standard Processors Under-Clocked 20% 12 13 1 . افزایش میزان حافظه بصورت دینامیک 2 . به اشتراک گذاری اطلاعات بین دو هسته 14 15 Hyper Threading Technology 16 Turbo Boost Technology 17 Core i3 Clarkdale – 32 nm process technology
2 physical cores/4 threads
64 Kb L1 cache
512 Kb L2 cache
4 MB L3 cache
Introduced January, 2010
Socket 1156 LGA
2-channels DDR3
Integrated HD GPU
Variants
530 – 2.93 GHz Hyper-Threading
540 – 3.06 GHz Hyper-Threading
550 – 3.2 GHz Hyper-Threading
560 – 3.33 GHz Hyper-Threading

---

توجه: متن بالا فقط قسمت کوچکی از محتوای فایل پاورپوینت بوده و بدون ظاهر گرافیکی می باشد و پس از دانلود، فایل کامل آنرا با تمامی اسلایدهای آن دریافت می کنید.

دانلود پاورپوینت مطالعه و بررسی پردازنده های DSPو امکان سنجی یک سامانه حداقلی جهت کار با آنها

دانلود پاورپوینت مطالعه و بررسی پردازنده های DSP و امکان سنجی یک سامانه حداقلی جهت کار با آنها مشخصات عمومی پردازنده های DSP مراحل طراحی سیستم DSP تحلیل سیستم DSP معماری پردازشگرهای دیجیتال

دسته بندی	الکترونیک و مخابرات
فرمت فایل	ppt
حجم فایل	4322 کیلو بایت
تعداد صفحات فایل	40

مشخصات عمومی پردازنده های DSP

مراحل طراحی سیستم DSP

تحلیل سیستم DSP

معماری پردازشگرهای دیجیتال

الف) معماری وان – نیومان

ب) معماری هاروارد

ج) معماری سوپر هاروارد

معماری SHARC

فصل دوم

معرفی پردازنده های DSP و سخت افزار لازم جهت کار با آنها

چرا پردازنده های DSP ؟

ویژگی های پردازنده های DSP

واحد MAC

دسترسی موثر به حافظه

واحدهای اجرایی مستقل از هم

نمایش داده و دقت نمایش

حلقه های بدون بالا سری

اجزای جانبی

دستورالعمل های خاص

درگاه اتصال

شرکتهای فعال در زمینه ی  تولید پردازنده های DSP

پردازنده های DSP  مهم

مقدمه ای بر معماری خانواده ی TI

همزمانی و کنترل سیگنال های داخلی

CLOCK همزمان به تمام اجزای سیستم ارسال می شود  و با توجه به ثبات های تعریف شده برای اجزا، هر جزء فعال یا غیر فعال می شوند.  

سری C2000

  اعضای مهم این سری

.1C24x

.2C28X 

  خصوصیات   

.1طراحی شده برای کارهای کنترلی(مثل میکرو کنترلر ها) اما به صورت  Real Time

.2قابلیت اطمینان بالا

.3کارآیی بالا (تا 150MIPS )

پردازنده های سری C5000

سری C6000

پردازنده های DAVINCI

جزیی از خانواده ی C6000 به همراه یک پردازنده ی همه منظوره

توانایی انجام پروتکلهای ویدئویی به صورت سخت افزاری

 

 

 

فایل پاورپوینت 40 اسلاید

دانلود مقاله ترجمه شده معماری پردازنده مرکزی مبتنی بر زمانبند سخت افزاری

دانلود مقاله ترجمه شده معماری پردازنده مرکزی مبتنی بر زمانبند سخت افزاری طراحی CPU بر اساس زمان بندی سخت افزاری و ثبات های خط لوله مستقل

دسته بندی	کامپیوتر و IT
فرمت فایل	pdf
حجم فایل	1104 کیلو بایت
تعداد صفحات فایل	38

فایل دانلودی فقط شامل فایل ترجمه شده با پسوند pdf بوده و فایل انگلیسی در آن موجود نمی باشد.

بخشی از ترجمه فارسی مقاله:

1. مقدمه
استفاده از سیستم عامل های بی درنگ اختیاری و تجاری کنونی(RTOSs) برای سیستم های جاسازی شده، از نظر ما دو مسئله عمده را ایجاد می کند. در حالی که یکی به دستگذار (یک فایلی یا تسهیلاتی که وقفه را بعهده دارد) وقفه اشاره دارد، دومی به این حقیقت اشاره می کند که یک وظیفه نمی توان بطور همزمان با رویدادهای استفاده شده برای هماهنگ سازی، اشتراک گذاری منابع، ارتباطات هماهنگ شود. چنین رویدادی، سیگنال ها، تیرهای راهنما (semaphores)، پردازنده ی کلمات متنی (انحصار متقابلes)، پیام ها، پرچم ها و سایرین خواهند شد.
این مسائل در RTOSs شناسایی شدند که در میکروکنترل کننده ها بدون واحد مدیریت حافظه ی مجازی و مخزن حافظه اجرا می شوند. مثال هایی که از RTOSs پیروی می کنند عبارتند از:
μITRON, μTKernel, μC/OS-II, EmbOS, FreeRTOS, SharcOS, XMK OS, eCOS, Erika, Hartik, KeilOS
اولین مسئله، بخصوص با استفاده از جریان های عادی سرویس وقفه ی تولید شده، حرکت نامنظم اتفاقی(jitter) می باشد. به دلیل اینکه، آن برای محاسبه مشکل است، یک جزء مهمی از سیستم های بی درنگ می باشد. این ممکن است منجر به فقدان بی ضرب الاجل (deadline) شود. دومین مسئله، گسترش یافتن زمان اجرای کار می باشد. این بسط، با استفاده از فراخوان های پی در پی توابع واسط برنامه نویسی (API) برنامه ی RTOS برای تشخیص رخداد یکی از رویدادهای بالا ایجاد می شود. موضوع مهم دیگر، صرف زمان توسط RTOS برای سوئیچ کردن قشر یا قشری وظیفه می باشد (سوئیچ قشری، یک عملیات انجام شده توسط زمان بندی RTOS می باشد که نیاز به زمان زیادی دارد). بعلاوه فراخوان های تابع API ، مصرف کننده ی زمان می شوند، بخصوص اگر پردازنده نیاز به انتقال از حالت کاربر به حالت ناظر یا بالعکس داشته باشد. پردازدنده های همه منظوره های کنونی برای سیستم های جاسازی شده استفاده می شوند اما آنها می توانند مشکلاتی را به دلیل عملکرد غیرمحتمل و صرف انرژی ناکارآمد ایجاد کنند. به منظور پرهیز از چنین مشکلاتی، فن آوری های طراحی محتاطانه ایی ممکن است اتخاذ شود. این فن آوری ها می تونند پلت فرم (سطوح) بسیار بزرگی را ایجاد کنند که قادر به رفتار مناسب تحت بدترین شرایط می باشند. بعنوان یک نتیجه، استفاده از این پردازنده ها، کاربرد پذیری را محدود کرده است و آنها برای سیستم های جاسازی شده با ویژگی های زمان وقعی سخت و الزامات یا تقاضاهای مصرف انرژی پایین نامناسب هستند. از طرف دیگر، اخیراً، دستگاه های آرایه ی (FPGA) قابل برنامه ریزی میدان با ارزش های کارامدتر و با ظرفیت معادل در مدخل های منطقی (بیش از میلیون) گسترده می شوند. به این دلیل ما یک پشتیبان سخت افزاری را بر اساس سیستم های FPGA پیشنهاد می دهیم. ما یک معماری زمانبندی سنتی را ارائه می کنیم که یک طراحی سخت افزاری با تکرار منابع می باشد (شمارنده ی برنامه (PC)، ثبات ی خط لوله (pipeline)، و ثبات ی همه منظوره ی CPU) چنانکه در مراجع 6 و 7 تعریف شده اند. معماری ما بر اساس پردازنده ی میکرو بدون معماری مراحل خط لوله ی در هم قفل شده (MIPS) می باشد که بطور خاص برای پشتیبانی عملیات زمان بندی سخت افزاری بعنوان بخشی از CPU آن اتخاذ شد. آن بک مجموعه از 4 ثبات ی خط لوله را برای هر وظیفه که برای نگهداری دستوالعمل های در حال اجرای CPU استفاده شدند بکار می رود. فایل ثبات برای هر وظیفه یا کار تکرار می شود. این امر موجب سوئیچ کردن سریع قشر یا زمینه، به سادگی با استفاده از ایجاد نقشه ی مجدد از قشر یا زمینه ی فعال برای اجرا شدن می شود. این معماری، که در مرجع 7 معماری ثبات ی چند خط لوله ایی (multipipeline ) نامیده شد (MPRA)، روش های ذخیره ی پشته (stack saving) را با الگوریتم ایجاد نقشه ی جدید(remapping ) جایگزین می کند این الگوریتم قادر به اجرای شروع وظیفه ی جدید با چرخه ی ساعت بعدی می باشد.
معماری جدید به صورت زیر مشخص می شود:
آن شامل یک پیاده سازی اصلی ساختار سخت افزاری استفاده شده برای زمان بندی دینامیک (پویا) و استاتیک وظایف می باشد، آن قادر به مدیریت واحد رویدادها و وقفه ها می باشد، آن دسترسی به منابع به اشتراک گذاشته را فراهم می کند و هچمین روش استفاده شده برای اتصال وقفه ها به وظایف فراهم می کند بنابراین یک عملیات کارامد را در زمینه ی الزمات یا تقاضاهای بی درنگ ایجاد می کند.
هدف از طراحی جدید، بهبود عملکردهای میکروکنترل کننده های RTOSs می باشد. علکردها مربوط به موارد زیر هستند:
زمان سوئیچ کردن وظایف، زمان پاسخ به رویدادهای خارجی، رفتار وقفه ها، و زمان اجرای هماهنگ سازی ارتباطات داخل فرایندی (IPC) عناصر اولیه ی یک برنامه (رویدادها، پیام ها، انحصار متقابلes(پردازنده ی متنی) و غیره)
این مقاله بصورت زیر سازماندهی می شود:
معماری nMPRA، در بخش II ارائه می شود و معماری nHSE و از جمله تمام تسهیلات RTOSs در بخش III ارائه می شود. بخش IV یک سری آزمایشات را در طوا پیاده سازی معماری یا طرح پیشنهادی ارائه می دهد. بخش V شامل کار مرتبطو مقایسه با معماری nMPRA می باشد.در نهایت نتایج در بخش VI آورده می شود.

دانلود مقاله ترجمه شده طراحی و اجرای پردازنده امنیتی جاسازی شده مبنی بر استراتژی چندگانه

دانلود مقاله ترجمه شده طراحی و اجرای پردازنده امنیتی جاسازی شده مبنی بر استراتژی چندگانه طراحی و پیاده سازی CPU امنیتی نهفته بر اساس استراتژی چندگانه

دسته بندی	کامپیوتر و IT
فرمت فایل	pdf
حجم فایل	284 کیلو بایت
تعداد صفحات فایل	15

فایل دانلودی فقط شامل فایل ترجمه شده با پسوند pdf بوده و فایل انگلیسی در آن موجود نمی باشد.

بخشی از ترجمه فارسی مقاله:

مقدمه 
الف) با توجه به استفاده ی گسترده از سیستم های نهفته، مسائل امنیتی پردازشگر های نهفته توجهات در حال افزایش را جلب می کنند. تا به اینجای کار تحقیق بروی ایمنی پردازشگر نهفته به طور عمده بر کنترل پایشگری روند کنترل، ردگیری روند اطلاعات و پایشگری حافظه تمرکز داشته است. با این حال بیشتر کار موجود، این موارد را به عنوان ابعاد جداگانه در نظر گرفته و درصد کمی از آن رویکرد یکپارچه را پیشنهاد کرده و ابعاد گوناگونی را به طور همزمان نشانه گرفته است که باعث ایجاد انگیزه در کار ما می شود.
ب) ردگیری روند اطلاعات که به نام های کنترل روند اطلاعات یا ردگیری اثر نا خواسته نیز شناخته شده است یک سیاست امنیتی مهم به شمار می رود. ردگیری روند اطلاعات پویا (DIFT)، اطلاعات غیر قابل اطمینان را به عنوان یک مورد اثر نا خواسته علامت گذاری می کند و انتشار آن را در یک سیستم ایمنی ردگیری می کند. این DIFT هر کلمه در حافظه ی سیستم را با یک علامت پیوست می دهد و اطلاعات جدیدی که از سوی مورد غیر قابل اطمینان در راه است را به عنوان یک اطلاعات اثر نا خواسته علامت گذاری می کند. در مورد اطلاعات اثر نا خواسته که در یک روش ناامن ممکن استفاده شده اند مانند اجرای یک دستور العمل زبان جستار ساخت یافته ی اثر نا خواسته (SQL) یا انتشار یک اشاره گر اثر نا خواسته، سیستم ایمنی یک استثناء امنیتی ایجاد می کند. در حقیقت مطالعات زیادی در زمینه ی ردگیری روند اطلاعات به انجام رسیده است.
ج) پایشگری روند اطلاعاتی بر ردگیری روند داده ی خارجی در درون پردازشگر (مانند داده هایی از ورودی خروجی چند منظوره (GPIO)، درگاه های متوالی ، و شبکه ها) تمرکز داشته است که می تواند برای اجتناب از عملیات های غیر قانونی که ناشی از این داده ها یا برنامه های خارجی هستند (مانند دزدیدن اطلاعات شخصی کاربران که در سیستم ذخیره سازی شده)، مفید باشد. با این حال مکانیزم پایشگری روند اطلاعات تحلیل دقیقی در مورد ایمنی برنامه ها یا داده های خارجی ارائه نمی دهد. این مکانیزم تنها تصمیم می گیرد که کدام اثر نا خواسته داده ای نیاز به انتشار دارد و کدام داده زمانی که در حال بررسی اثر نا خواسته است نیاز به بررسی دارد. اگر چه مکانیزم پایشگری روند اطلاعات قادر به تشخیص برخی حملات متداول است ممکن است منجر به میزان مثبت کاذب بالایی در برنامه ی ایمنی دیگر در سیستم شود. علاوه بر این به منظور تشخیص نوع بخصوصی از حملات این مکانیزم نیاز به پیکربندی یک ثبات انتشار اثر نا خواسته (TRP) و یک ثبات تشخیص اثر نا خواسته (TDP) دارد و در صورتیکه نوع حملات تغییر کند نتیجتاً هر دوی آن ها نیاز به تغییر پیدا می کنند که بدون شک انعطاف پذیری آن را نیز محدود می کند.
د) مکانیزم پایشگری حافظه، هدف تشخیص حملات مخرب را به وسیله ی محافظت از فضای داده در هنگامیکه برنامه اجرا می شود و حفاظت از کد مخرب در برابر تغییر غیر مجاز فضای داده ی یک برنامه، بدست می آورد. فضای داده ی برنامه شامل بخش پشته، بخش توده ای، بخش داده ی جهانی و بخش متن می باشد. پیاده سازی استراتژی پایشگری حافظه در پردازشگر نهفته می تواند از بسیاری از حملات فرا روندی میان گیر متداول مانند حملات فرا روندی پشته و حملات فرا روندی توده ای جلوگیری کند. چندین روش مبتنی بر سخت افزار در زمینه ی پایشگری حافظه وجود دارد.
ر) پایشگری حافظه نیازمند ایجاد تحلیلی دقیق درباره ی ایمنی خود برنامه که شامل نوع دستور العمل اجرا شده و اطلاعات کرانه ی فضای داده ی برنامه که مشخص می کند که آیا دستور العمل های اجرا شده دارای تهدیداتی در فضای داده ی برنامه هستند یا خیر می باشد. با این حال فرآیند گردآوری کد منبع که توسط زبان برنامه نویسی پیشرفته در دستور العمل های ماشینی نوشته شده دارای ارتباط مناسبی با نوع گرد آوردنده می باشد. به ازای یک گذرگاه معین کد منبع که توسط زبان برنامه نویسی پیشرفته نوشته شده است، دستورالعمل ماشینی که به وسیله ی گرد آوردنده ی متفاوتی گرد آوری شده است ممکن است متفاوت باشد. بنابراین نتیجه ای که توسط ماژول پایشگری حافظه تحلیل شده همچنین ممکن است متفاوت باشد که می تواند منجر به یک نرخ مثبت کاذب بالا و یک نرخ منفی کاذب بالا شود. تحلیل بالا نشان می دهد که در سیستم های نهفته، یک استراتژی پایشگری حافظه ی واحد برای جلوگیری از تمامی حملات مخرب کافی نمی باشد.
ز) به طور خلاصه سه روش بالا با استفاده از مشخصات و مزایا یا معایب خود قادر به بهبود بخشیدن به ایمنی پردازشگر های نهفته می باشند. بر اساس تحلیل بالا، ما توجه کاملی به قدرت های ردگیری روند اطلاعات و پایشگری حافظه ی خود و ترکیب آن ها با یکدیگر خواهیم داشت. ما پایشگری روند اطلاعات را به وسیله ی تغییر کد سطح انتقال ثَبات (RTL) واحد عدد صحیح هسته و اضافه کردن TCR در واحد عدد صحیح هسته طراحی می کنیم. پایشگری روند اطلاعات، عملکرد طبقه بندی انواع حملات، قابلیت برنامه نویسی سیاست های امنیتی به طور انعطاف پذیر، و قابلیت چند حمله ای همزمان که با هزینه ی بسیار کمی دفاع می شود را فراهم می کند. ما به وسیله ی اضافه کردن یک ماژول سخت افزاری که همراه با پردازنده ی نهفته در مدار عمل می کند و همچنین قادر به شناسایی حملات فرا روندی میانگیر متداول به طور موثر می باشد، پایشگری حافظه را پیاده سازی می کنیم. در آخر طراحی خود را به یک مدار توسعه ی FPGA نگاشت کردیم و یک سیستم نمونه ی اولیه را توسعه دادیم. به منظور استفاده ی بهتر از این دو روش ما سطح ایمنی ردگیری روند اطلاعات را تنظیم می کنیم. نتایج آزمایشی نشان می دهند که در مقایسه با یک استراتژی واحد ردگیری روند اطلاعات و استراتژی واحد پایشگری حافظه، استراتژی چندگانه ی ما می تواند به طور موثر انواع بیشتری از حملات را در هنگام اجرا شناسایی کند که هم از ردگیری روند اطلاعات و هم از پایشگری حافظه بهره می برد و در نهایت امنیت کلی سیستم های نهفته را افزایش می دهد.